Algunos avances no requieren luces ni fanfarria, pero tienen el potencial de rediseñar los cimientos de la arquitectura. AMD ha superado con éxito los límites del diseño de silicio en los últimos años y actualmente está trabajando en cómo Extiende su famoso 3D V-Cache más allá del nivel L3. El nuevo objetivo es la caché L2Aunque todavía se encuentra en la etapa de desarrollo experimental, la dirección que señala su última patente apunta a un camino que tiene implicaciones muy serias para el rendimiento, la eficiencia y la forma en que se diseñan los chips futuros.

Este consejo se basa en experiencias pasadas que han demostrado su valor. La tecnología 3D V-Cache de AMD debutó por primera vez en la serie Ryzen y luego se expandió a los procesadores EPYC como parte de la serie Milan-X, que incluye: Apile bloques de caché L3 verticalmente encima del chiplet principal. Este enfoque aumenta significativamente la cantidad de caché disponible sin modificar el diseño básico del procesador y produce ganancias mensurables en cargas de trabajo sensibles a la latencia, como videojuegos o simulaciones técnicas. Ahora, el siguiente paso natural parecía ser repetir el mismo concepto… pero a otro nivel.

En su nuevo artículo de investigación titulado «Equilibrio de caché apilada de latencia», AMD describe una arquitectura donde la caché L2 también se puede organizar en un diseño apilado. Según la documentación, la estructura consta de uno o más muerto La caché está alineada verticalmente y gestionada por un módulo de control central, el llamado CCC (Circuito de control de caché). En el ejemplo ilustrativo se menciona Configure hasta 4 MB de caché L2 divididos en bloques de 512 KBinterconectado con el resto del chip mediante caminos a través del silicio en el centro del sistema. Esta disposición permite modularidad y escalabilidad sin cambiar la ruta de datos ni aumentar la latencia del tejido.

Lo más interesante, sin embargo, no es el tamaño; La mejora de la latencia provocada por este diseño.. Si bien la latencia estimada de una caché L2 tradicional de 1 MB en una configuración plana es de 14 ciclos, el diseño apilado descrito por AMD reduce ese número a 12 ciclos. La diferencia puede parecer pequeña, pero en el contexto de arquitecturas de muy alta frecuencia y carga intensiva, las ventajas de estos dos ciclos marcan una diferencia notable. Además, la distribución simétrica de la pila garantiza que ambas mitades del sistema tengan tiempos de acceso iguales, evitando cuellos de botella internos.

Otra gran ventaja de la pila L2 es el consumo. Una latencia más baja significa que la caché puede entrar y salir del estado activo más rápido. Reducir el tiempo de funcionamiento y por tanto el consumo energético.. Factores como la capacitancia total y la longitud de la traza interna también se benefician, lo que da como resultado una señal más limpia, menor calor y una estructura general más eficiente.

Por ahora, todo esto sigue siendo una propuesta técnica.. No hay una fecha de implementación ni confirmación de que la tecnología llegue pronto, pero si somos una guía para el viaje del 3D V-Cache original, es razonable pensar que veremos algunos prototipos funcionales en futuras generaciones de CPU e incluso GPU. AMD ha mostrado una fuerte tendencia a innovar en su arquitectura interna en los últimos años, algo en lo que otros fabricantes no se han atrevido a profundizar. Si este diseño cumple su promesa, podría convertirse en una de esas mejoras silenciosas que tienen un mayor impacto en el rendimiento real que muchos de los cambios más obvios.

La historia de la microarquitectura moderna en realidad se compone de capas.. Algunos son más gruesos, otros más sutiles, pero todos tienen el mismo objetivo: llegar más lejos con el silicio de lo que creíamos posible. AMD ahora apuesta a que llevar la pila a la caché L2 no es sólo una evolución natural de su estrategia, sino una prueba más de que, cuando se diseña de forma inteligente, la eficiencia puede ser tan valiosa como la energía bruta. Quizás más.